Αρχιτεκτονική με Προγραμματιζόμενη Λογική (FPGAs)

Academic Semester:
Course TypeReference NumberSubprogram
Υποχρεωτικά Κατεύθυνσης (Υ.Κ.)Theory: ΤΠ60Υ2
Lab:
Computer Engineering
SemesterAcademic YearHours per week
Εαρινό3oTheory: 3 Lab: 2
ExamsECTSWorkload
69
PrerequisitesTeaching methodTeaching Language
Ελληνικά

Ακαδημαϊκό Προσωπικό

Ακαδημαϊκός Υπεύθυνος: 
kornaros's picture
κορνάρος γιώργος
Kornaros George
Assistant Professor
Επίκουρος Kαθηγητής
+30 2810 379868

ΠΕΡΙΕΧΟΜΕΝΟ ΜΑΘΗΜΑΤΟΣ

Οι γλώσσες περιγραφής υλικού (VHDL και VERILOG) και εργαλεία σύνθεσης χρησιμοποιούνται σε μεγάλο βαθμό από εταιρίες για γρήγορο σχεδιασμό και υλοποίηση πολύπλοκων ψηφιακών κυκλωμάτων και κατά κύριο λόγο FPGAs. Αρχικά παρουσιάζονται σημαντικές πρακτικές ψηφιακού σχεδιασμού. Κατόπιν, εισαγωγή της γλώσσας περιγραφής υλικού (VHDL ή VERILOG).
Θα πραγματοποιηθεί σχεδιασμός υλικού, έλεγχος και εισαγωγή στην σύνθεση. Θα χρησιμοποιηθεί ο Modelsim/Verilog προσομοιωτής για τον έλεγχο του κώδικα, το Leonardo Spectrum για την σύνθεση και το ISE Foundation για την υλοποίηση των ψηφιακών κυκλωμάτων σε Xilinx FPGAs.
Περίγραμμα:
Εισαγωγή στις διατάξεις προγραμματιζόμενης λογικής:
Πλεονεκτήματα σχεδίασης με τη χρήση υπολογιστή, Αρχιτεκτονικές προγραμματιζόμενης λογικής. Ειδικά ολοκληρωμένα κυκλώματα και τυποποιημένες κυψέλες, εισαγωγή στις περιγραφικές γλώσσες σχεδίασης Hardware (HDL), εισαγωγή στο λογισμικό ανάπτυξης ISE Foundation.
 Δομικές βαθμίδες συνδυαστικών κυκλωμάτων: Πολυπλέκτες, αποπολυπλέκτες, κωδικοποιητές, αποκωδικοποιητές, κυκλώματα σύγκρισης, αθροιστές.
 Αρθρωτή σχεδίαση και ιεραρχία: Κυκλώματα με δενδροειδή μορφή, χρήση υποκυκλωμάτων.
Στοιχεία ακολουθιακής λογικής: Χρήση Flip-Flops στην γλώσσα Verilog, καταχωρητές ολίσθησης σειριακής/ παράλληλης προσπέλασης.
 Σύγχρονα ακολουθιακά κυκλώματα και μετρητές: Μοντέλο καταστάσεων Moore, μοντέλο καταστάσεων Mealy, ελαχιστοποίηση των καθυστερήσεων εξόδου σε μια μηχανή πεπερασμένων καταστάσεων.
 Μνήμες: Σχεδίαση μικρής ασύγχρονης μνήμης, σχεδίαση μικρής σύγχρονης μνήμης, χρήση της ενσωματωμένης μνήμης.
 Μοντελοποίηση ενός απλού επεξεργαστή: Δομή λεωφόρου (Bus), σύνολα καταχωρητών (register set), άμεση και έμεση διευθυνσιοδότηση (addressing), θύρες εισόδου-εξόδου, κλήση υπορουτινών και εντολές επιστροφής, σύνθεση ολοκληρωμένου υπολογιστικού συστήματος και προσομοίωση.

ΣΥΝΙΣΤΩΜΕΝΗ-ΒΙΒΛΙΟΓΡΑΦΙΑ

  • Mike Parkin, Writing Succesful RTL Descriptions in Verilog Sun Microsystems, Inc
  • Clifford E. Cummings, Coding and Scripting Techniques For FSM Designs With Synthesis-Optimized, Glitch-Free Outputs Sunburst Design, Inc
  •  Dave Van de Bout, The Practical Xilinx Designer Lab Book, Prentice Hall
  • Dr. Daniel C. Hyde Computer architecture handbook on Verilog HDL Computer Science Department, Bucknell University
  • Clifford E. Cummings, Verilog Coding Styles for Improved Simulation Efficiency, Sunburst Design, Inc

Πρόεδρος Τμήματος Μηχανικών Πληροφορικής 
Μαλάμος Αθανάσιος, Αναπληρωτής Καθηγητής, amalamos@hmu.gr

Αναπληρωτής Πρόεδρος Τμήματος Μηχανικών Πληροφορικής
Μαριάς Κώστας, Αναπληρωτής Καθηγητής, kmarias@hmu.gr

Γραμματεία
Τμήμα Μηχανικών Πληροφορικής, ΣΤΕΦ, Ελληνικό Μεσογειακό Πανεπιστήμίο, Ηράκλειο, Κρήτη 71500
Τηλ: 2810-379853, 2810-379716, 2810-379795, Fax: 2810-379717
E-mail: secretariat@hmu.gr
Website: http://www.ie.teicrete.gr